欧洲宣告“援乌四步”：壮志仍是危局？

开端我还认为它是个软玩具，欧洲直到它的脑袋实现志愿动了动，我才意识到本来这是真家伙。

触发条件的设置捕获设置：宣告•触发方位•分段数量•窗口测验8.4封闭debug假如调试完结，宣告想要封闭debug能够经过ProjectEditor-->Debugger下面的DebuggerAutoInstantiation选项，去掉勾选并点击OK.假如封闭成功会Debuggerwasdisabled.Pleasereruntheflowstartfromplacement的指示框。(3)Capturecontrol(4)JTAGUSERTAPJTAG有4个Usertap,挑选能够用的即可，援乌主要是不要与在用的抵触即能够。

再点GenerateEfinityConstraintFiles，壮志咱们就能够在Result-->interface下面看到生成一些文件。Stp1:File-->CreateProjectStp2:在ProjectEditor中挑选途径并输入工程名Stp3:挑选器材（宗族）及速率等级输入topmodule/Entity留意：危局假如没有输入topmodule名，危局软件会自己挑选topmodule,修正成果不正确。翻开interfaceDesigner，欧洲右击挑选JTAGUserTap,增加JTAGBlock，并指定JTAGresource，如下图中挑选JTAGuser1.然后生成束缚例化信号。

8.5Gtkwave界面有些时刻咱们会发现Gtkwave界面的信号不全，宣告比方下图，宣告mode信号没有增加到右侧的波形窗口，这时挑选SST窗口下的top就会把一切信号列出来，挑选相应的信号，点击insert就能够刺进。Clkout:把FPGA管脚设置为时钟输出ConnectionTypeNormal,gclk,pll_clkin,VREFgclk走大局时钟网线，援乌能够驱动PLL也能够直接驱动内部逻辑用于一般的GPIO;PLL_CLKIN表明这个IO是用于驱动PLL的;用于存储器的参阅管脚RegisterOptionNone,register是否增加IO寄存器，援乌引荐增加。

假如需求加载数据能够点击LoadPlaceandRouteData二、壮志新建工程Step1:点击设置Step2:在Toplevelprojectpath中输入途径Step3:点击File->OpenProject，壮志途径会指向step2中设置的途径留意：易灵思的工程名为.xml，而不是.peri.xml，.peri.xml用于寄存interfacedesigner中的参数设置。

step1:点击OpenDebugger翻开EfinityDebugger页面，危局在Perpectives下面挑选ProfileEditor.Step2:依据需求挑选增加VIO或许LA.Step3:以增加LA为例，危局点击右侧的add_probe来增加需求的信号，然后在Name中修正信号姓名，Width中指定信号位宽及ProbeTriggerorData中设置信号的触发特点。欧洲把modelsim途径转向该文件夹（留意途径方向/）运转dosim.do其他关于interfceDesigner接口的仿真模型在途径C:Efinity2023.1ptsim_modelsVerilog下。

编译点击dashboard中ToggleAutomatedFlow来设置是单步仍是全程编译(暗色是单步)，宣告下面是归纳，布局，布线，生成数据流，stop的相应按键。8.2手动debug手动debug的办法便是自己一个个增加debug的信号，援乌当然这种办法也能够增加VIO,VIO能够经过JTAG发生一些操控信号。

假如期望每次点击文件时是经过外部修正器翻开的，壮志能够勾选Useusereditorasdefaulteditorforallfiles。危局设置方位在DeviceSetting-->I/OBanks五增加GPIOStep1:右键挑选GPIOStep2:依据挑选的是单线仍是多线来挑选CreateBlock仍是CreateBusStep3:修正IO特点,IO特点如下：选项挑选阐明ModeInput,output,inout,clkoutInput:把FPGA管脚设置为输入。